Логичка синтеза — разлика између измена

У електроници,'''логичка синтеза''' је процес по коме се абстрактна форма жељеног понашања чипа типично [[трансфер нивоа регистра|РТЛ]] се претвара у имплемтнтацију дизајна у смислу [[логичка капија|логичке капије]]. Чести примери овог процеса укључују синтезу[[Хардверски описни језик|ХДЛ]], укључују ''ВХДЛ '' и ''Verilog''. Неки алати могу генерисати низ битова за програмибилно логички уређај као што је ПАЛ или ФПГА, док други циљају на креацију [[ASCII|АСКИ кода]]. Логичка синтеза је један аспект аутомизације електронског дизајна.