Википедија

Логичка синтеза — разлика између измена

Интерактиван преглед историје
← Старија изменаНовија измена →
Садржај обрисан Садржај додат
ВизуелноВикитекст
м Разне исправке
мНема описа измене
Ред 1:
{{Sređivanje||29|10|2013|Рачунарство и информатика}}
{{Prevod}}
У електроници, '''логичка синтеза''' је процес по коме се абстрактнаапстрактна форма жељеног понашања чипа типично [[трансфер нивоа регистра|РТЛ]] се претвара у имплемтнтацију дизајна у смислу [[логичка капија|логичке капије]]. Чести примери овог процеса укључују синтезу[[Хардверски описни језик|ХДЛ]], укључују ''ВХДЛ '' и ''Verilog''. Неки алати могу генерисати низ битова за програмибилно логички уређај као што је ПАЛ или ФПГА, док други циљају на креацију [[ASCII|АСКИ кода]]. Логичка синтеза је један аспект аутомизације електронског дизајна.
 
== Историја логичке синтезе ==
Ред 8:
 
Први корак ка аутомизацији [[логичке минимизације]] је било увођење [[Квајн–Макласкијев алгоритам|Квајн–Макласкијевог алгоритама]] који је могао да се имплементира на рачунару.
 
Данас, много ефикаснији [[Еспресо истраживачки логички умањивач]] је постао стандардна алатка за ову операцију. Такође, еволуцијом компонената од [[дискретна логика|дискретне логике]] до програмибилних логичких низова (ПЛА) досло је до потребе за ефикасниом минимизацијом другог степена, посто овакав приступ смањује простор у ПЛА. Ипак, логичка кола другог степена су ограничене важности у интеграцији великих система, већина дизајнова користи више различитих нивоа логике. Шта више сви РТЛ или Описи понашања користе различите степене логике а не само два.
 
Преузето из „https://sr.wikipedia.org/wiki/Логичка_синтеза”